DOI: 10.17587/prin.9.291-304

УДК: 4.3

Верификация VHDL-описаний сетей синхронных конечных автоматов

Н. А. Авдеев, канд. техн. наук., ст. науч. сотр., e-mail: avdeev_n@newman.bas-net.by, П. Н. Бибило, д-р техн. наук, проф., зав. лаб., e-mail: bibilo@newman.bas-net.by, Объединенный институт проблем информатики Национальной академии наук Беларуси, г. Минск, В. В. Коробкин, канд. техн. наук, IT-директор, e-mail: vvk@niimvs.ru, Научно-исследовательский институт многопроцессорных вычислительных и управляющих систем Южного федерального университета, г. Таганрог, А. Е. Колоденкова, д-р техн. наук, e-mail: anna82_42@mail.ru, Самарский государственный технический университет

     

Предложена методика верификации VHDL-описания сети синхронных конечных автоматов. Под верификацией понимается проверка соответствия VHDL-описания сети автоматов спецификациям на ее проектирование. Методика использует возможности системы Questa Sim, которая по результатам моделирования VHDL-описания сети автоматов позволяет выделить ориентированные графы переходов компонентных автоматов и подсчитать в графах число прохождений дуг. Однако система Questa Sim не распознает сети конечных автоматов и не имеет средств, обеспечивающих построение тестов по результатам моделирования. Поэтому для решения данных задач предлагается сохранять результаты моделирования — последовательности входных наборов (стимулов) и кортежей состояний компонентных автоматов, а по полученным последовательностям проверять выполнение переходов в графе состояний сети автоматов и тем самым проводить верификацию.

Ключевые слова: сеть конечных автоматов, функциональная верификация, моделирование, VHDL, функциональные тесты

Стр. 291–304