DOI: 10.17587/prin.14.377-387

УДК: 004.315

Синтез схем модулярных умножителей

П. Н. Бибило, д-р техн. наук, проф., зав. лаб., bibilo@newman.bas-net.by, Объединенный институт проблем информатики Национальной академии наук Беларуси, г. Минск

Приведены результаты экспериментов по схемной реализации модулярных умножителей в библиотеке проектирования заказных СБИС (сверхбольших интегральных схем) и FPGA (Field-Programmable Gate Array — программируемая пользователем вентильная матрица). Исходные описания проектов модулярных умножителей задавались системами не полностью определенных (частичных) булевых функций и алгоритмическими VHDL-описаниями. Логическая оптимизация проводилась в классе дизъюнктивных нормальных форм (ДНФ) и представлений систем булевых функций бинарными диаграммами решений. Синтезированные схемы оценивались по площади и временной задержке. Было установлено, что использование моделей частичных булевых функций и предварительной логической BDD-оптимизации (Binary Decision Diagrams—бинарная диаграмма решений) позволяет улучшать параметры синтезируемых блоков заказных СБИС и FPGA для небольших значений модуля, однако лучшие решения для больших значений модуля можно получить, используя алгоритмические VHDL-описания модулярных умножителей. При синтезе схем модулярных умножителей в составе FPGA и применении систем проектирования ISE и Vivado (производства Xilinx) целесообразно использовать синтезируемые VHDL-операции (a*b) mod p.

Ключевые слова: модулярные вычисления, модулярный умножитель, операция деления целых чисел, булева функция, дизъюнктивная нормальная форма, бинарная диаграмма решений, синтез логической схемы, VHDL, заказная СБИС, FPGA

Стр. 377–387

Ссылка для цитирования:
Бибило П. Н. Синтез схем модулярных умножителей // Программная инженерия. 2023. Том 14, № 8. С. 377—387. DOI: 10.17587/prin.14.377-387.